A Synchronous DRAM memory test assembly that converts a normal PC or Workstation with a synchronous bus into a memory tester. The test assembly may be split into two segments: a diagnostic card and an adapter card to limit mechanical load on the system socket as well as permit varying form factors. This test assembly architecture supports memory bus speeds of 66 MHz and above, and provides easy access for a logic analyzer. The test assembly supports Registered and Unbuffered Synchronous DRAM products. The test assembly permits good and questionable synchronous modules to be compared using an external logic analyzer. It permits resolution of in-system fails that occur uniquely in system environments and may be otherwise difficult or impossible to replicate. The test assembly re-drives the system clocks with a phase lock loop (PLL) buffer to a memory module socket on the test assembly to permit timing adjustments to minimize the degradation to the system's memory bus timings due to the additional wire length and loading. The test assembly is programmable to adjust to varying bus timings such as: CAS (column address strobe) Latencies and Burst Length variations. It is designed with Field Programmable Gate Arrays (FPGAs) to allow for changes internally without modifying the test assembly.

Un essai synchrone de mémoire de DRACHME qui convertit un PC ou un poste de travail normal avec un autobus synchrone en appareil de contrôle de mémoire. L'essai peut être coupé en deux segments : une carte diagnostique et une carte d'adapteur pour limiter la charge mécanique sur la douille de système aussi bien que des facteurs variables de forme de laiss. Cette architecture d'essai soutient des vitesses d'autobus de mémoire de 66 mégahertz et en haut, et fournit l'accès facile pour un analyseur de logique. L'essai soutient les produits synchrones enregistrés et non amortis de DRACHME. Les laisux d'essai bonnes et modules synchrones incertains à comparer en utilisant un analyseur externe de logique. Il permet la résolution du dans-système échoue qui se produisent uniquement dans des environnements système et peuvent être impossibles autrement difficile ou à replier. L'essai re-conduit les horloges de système avec un amortisseur de la boucle de serrure de phase (PLL) à une douille de module de mémoire de l'essai aux ajustements de synchronisation de laiss pour réduire au minimum la dégradation aux synchronisations d'autobus de la mémoire système dues à la longueur et au chargement additionnels de fil. L'essai est programmable pour s'ajuster sur des synchronisations variables d'autobus comme : Latences de CAS (stroboscope d'adresse de colonne) et variations de longueur d'éclat. Elle est conçue avec des rangées de porte programmables de champ (FPGAs) pour tenir compte des changements intérieurement sans modifier l'essai.