A memory cell array 1 is divided into two banks BANK 1 and BANK 2 for performing a dual operation. The division into banks is accomplished by dividing main bit lines MBL of the memory cell array 1 into upper and lower parts. On both end portions of the memory cell array 1 in the directions of the bit lines, sense amplifier circuits 2a and 2b connected to the divided parts of main bit lines MBL, respectively, are arranged. By changing the wiring design of the main bit lines MBL, the capacities of the banks BANK 1 and BANK 2 are changed.

Une rangée 1 de cellules de mémoire est divisée en BANQUE 1 de deux banques et BANQUE 2 pour effectuer un fonctionnement en parallèle. La division dans des banques est accomplie en divisant les lignes principales MBL de peu de la rangée 1 de cellules de mémoire en parties supérieures et plus inférieures. Sur les deux parties périphériques de la rangée 1 de cellules de mémoire dans les directions des lignes de peu, les circuits 2a d'amplificateur de sens et les 2b reliés aux parties divisées de lignes principales MBL de peu, respectivement, sont arrangés. En changeant la conception de câblage des lignes MBL de peu de force, les capacités des banques ENCAISSENT 1 et la BANQUE 2 sont changées.