An intermediate stage of a multi-stage algorithmic pattern generator which generates bit streams for testing IC chips, is comprised of a plurality of input address registers which hold respective input addresses; and a memory address generator, coupled to the input address registers, which generates a series of memory addresses by selecting bits from the input addresses. A memory is coupled to the memory address generator, which sequentially receives each memory address in the series; and in response, this memory sends a corresponding series of translated addresses to a memory output. Multiple output registers are coupled to the memory output, and each output register stores a respective translated address in the series. With this intermediate stage, the input addresses can be virtual addresses in a virtual, or hypothetical, memory; and, those virtual addresses can be translated into physical addresses for an actual memory chip that is to be tested.

Um estágio intermediário de um gerador algorítmico multi-stage do teste padrão que gere córregos do bocado para o IC testando lasca-se, é compreendido de um plurality dos registos de endereço da entrada que prendem endereços respectivos da entrada; e um gerador de endereço da memória, acoplado aos registos de endereço da entrada, que gere uma série de endereços de memória selecionando bocados dos endereços da entrada. Uma memória é acoplada ao gerador de endereço da memória, que recebe sequencialmente cada endereço de memória na série; e na resposta, esta memória emite uma série correspondente de endereços traduzidos a uma saída da memória. Os registos múltiplos da saída são acoplados à saída da memória, e cada registo da saída armazena um endereço traduzido respectivo na série. Com este estágio intermediário, os endereços da entrada podem ser endereços virtuais em um virtual, ou hipotético, memória; e, aqueles endereços virtuais podem ser traduzidos em endereços físicos para uma microplaqueta de memória real que deva ser testada.