A fault-tolerant, high-speed wafer scale system comprises a plurality of functional modules, a parallel hierarchical bus which is fault-tolerant to defects in an interconnect network, and one or more bus masters. This bus includes a plurality of bus lines segmented into sections and linked together by programmable bus switches and bus transceivers or repeaters in an interconnect network. By: 1) use of small block size (512K bit) for the memory modules; 2) use of programmable identification register to facilitate dynamic address mapping and relatively easy incorporation of global redundancy; 3) Use of a grid structure for the bus to provide global redundancy for the interconnect network; 4) Use of a relatively narrow bus consisting of 13 signal lines to keep the total area occupied by the bus small; 5) Use of segmented bus lines connected by programmable switches and programmable bus transceivers to facilitate easy isolation of bus defects; 6) use of special circuit for bus transceivers and asynchronous handshakes to facilitate dynamic bus configuration; 7) use of programmable control register to facilitate run-time bus reconfiguration; 8) Use of spare bus lines to provide local redundancy for the bus; 9) Use of spare rows and columns in the memory module to provide local redundancy, high defect tolerance in the hierarchical bus is obtained; and 10) use of sense amplifiers already associated with memory arrays as high speed (cache) memory.

Un sistema fault-tolerant e ad alta velocità della scala della cialda contiene una pluralità i moduli funzionali, un bus gerarchico parallelo che è fault-tolerant ai difetti in una rete di interconnessione ed uno o più padroni del bus. Questo bus include una pluralità di linee di bus segmentate nelle sezioni e collegate insieme dagli interruttori del bus e ricetrasmettitori o ripetitori programmabili del bus in una rete di interconnessione. Da: 1) uso di piccolo formato di blocco (punta 512K) per i moduli di memoria; 2) uso del registro programmabile dell'identificazione facilitare tracciato di indirizzo dinamico ed incorporazione relativamente facile di sovrabbondanza globale; 3) uso di una struttura di griglia affinchè il bus forniscano sovrabbondanza globale per la rete di interconnessione; 4) uso di un bus relativamente stretto che consiste di 13 segnali per mantenere l'area totale occupata in bus piccola; 5) l'uso delle linee di bus segmentate ha collegato dagli interruttori programmabili e dai ricetrasmettitori programmabili del bus per facilitare l'isolamento facile dei difetti del bus; 6) uso del circuito speciale affinchè i ricetrasmettitori del bus e strette di mano asincrone facilitino configurazione di bus dinamica; 7) uso del registro di controllo programmabile facilitare riconfigurazione run-time del bus; 8) uso delle linee di bus di ricambio fornire sovrabbondanza locale per il bus; 9) l'uso delle file di ricambio e delle colonne nel modulo di memoria fornire la sovrabbondanza locale, alta tolleranza di difetto nel bus gerarchico è ottenuto; e 10) l'uso degli amplificatori di senso già si è associato con gli allineamenti di memoria come memoria ad alta velocità (del nascondiglio).