A synchronous memory includes a memory cell array with a plurality of memory cells arranged in a matrix, the memory cell array being divided into four banks respectively including a plurality of memory cell arrays therein, the synchronous memory further including a first bus for transferring data from and to the memory cell arrays in the first and the second banks, a second bus for transferring data from and to the memory cell arrays in the third and the fourth banks, and an activating circuit for selectively activating memory cell arrays belong to a single bank of the first to fourth banks so that at least two memory cell arrays within the single bank are simultaneously activated.

Une mémoire synchrone inclut une rangée de cellules de mémoire avec une pluralité de cellules de mémoire disposées dans une matrice, la rangée de cellules de mémoire étant divisée en quatre banques respectivement comprenant une pluralité de rangées de cellules de mémoire là-dedans, la mémoire synchrone plus loin comprenant un premier autobus pour des données de transfert et vers des rangées de cellules de mémoire dans la première et des deuxième banques, un deuxième autobus pour des données de transfert et vers des rangées de cellules de mémoire dans la troisième et des quatrièmes banques, et un circuit de déclenchement pour des rangées sélectivement de déclenchement de cellules de mémoire appartiennent à une banque simple des premières à quatrièmes banques de sorte qu'au moins deux rangées de cellules de mémoire au sein de la banque simple soient simultanément activé.