A memory cache method and apparatus with two memory execution pipelines, each having a translation lookaside buffer (TLB). Memory instructions are executed in the first pipeline (324) by searching a data cache (310) and a prefetch cache (320). A large data TLB (330) provides memory for storing address translations for the first pipeline (324) A second pipeline (328) executes memory instructions by accessing the prefetch cache (320). A second micro-TLB (340) is associated with the second pipeline (328). It is loaded in anticipation of data that will be referenced by the second pipeline (328). A history file (360) is also provided to retain information on previous instructions to aid in deciding when to prefetch data. Prefetch logic (370) determines when to prefetch data, and steering logic (380) routes certain instructions to the second pipeline (328) to increase system performance.

Un metodo del nascondiglio di memoria e un apparecchio con due condutture di esecuzione di memoria, ciascuno che ha un amplificatore di lookaside di traduzione (TLB). Le istruzioni di memoria sono eseguite nella prima conduttura (324) cercando un nascondiglio di dati (310) e un nascondiglio del prefetch (320). I grandi dati TLB (330) forniscono la memoria per immagazzinare le traduzioni di indirizzo per la prima 324) A secondo conduttura della conduttura ((328) eseguono le istruzioni di memoria accedendo al nascondiglio del prefetch (320). Un secondo micro-TLB (340) è associato con la seconda conduttura (328). È caricato in previsione dei dati che si riferiranno dalla seconda conduttura (328). Una lima di storia (360) inoltre è fornita per mantenere le informazioni sulle istruzioni precedenti per aiutare nel decidere quando ai dati del prefetch. La logica di Prefetch (370) determina quando ai dati del prefetch ed alla logica della direzione (380) dirige determinate istruzioni alla seconda conduttura (328) alle prestazioni del sistema di aumento.