Method and circuits to create reduced field programmable gate arrays (RFPGA) from the configuration data of field programmable gate arrays (FPGA) are disclosed. The configurable elements of the FPGA are replaced with standard cell circuits that reproduce the functionality of the configured FPGA. Specifically, reduced logic blocks are derived from the configuration data of configurable logic blocks. Similarly, reduced input/output blocks and reduced matrices are derived from the configuration data for input/output blocks and programmable switch matrices of the FPGA, respectively. The reduced logic blocks are arranged in a similar layout to the original CLBs so that timing relationships remain similar in the RFPGA and FPGA. The actual timing of the RFPGA can be modified by increasing or decreasing the timing delay on various signal paths based on the FPGA design or additional timing constraints. To reduce the time required to generate RFPGAs, a database can be used to contain configurable logic block models and the corresponding reduced logic block models. The database can be expanded as new reduced logic block models are created for configurable logic block models that were not in the database. Similarly, a database can be used for the input/output blocks and programmable switch matrices of an FPGA.

O método e os circuitos para criar as disposições de porta programáveis reduzidas do campo (RFPGA) dos dados da configuração das disposições de porta programáveis do campo (FPGA) são divulgados. Os elementos configurable do FPGA são substituídos com os circuitos padrão da pilha que reproduzem a funcionalidade do FPGA configurarado. Especificamente, os blocos reduzidos da lógica são derivados dos dados da configuração de blocos configurable da lógica. Similarmente, os blocos reduzidos do input/output e as matrizes reduzidas são derivados dos dados da configuração para blocos do input/output e matrizes de interruptor programáveis do FPGA, respectivamente. Os blocos reduzidos da lógica são arranjados em uma disposição similar ao CLBs original de modo que os relacionamentos cronometrando remanesçam similares no RFPGA e no FPGA. O sincronismo real do RFPGA pode ser modificado aumentando ou diminuir cronometrar atrasa nos vários trajetos do sinal baseados no projeto de FPGA ou nos confinamentes adicionais do sincronismo. Para reduzir o tempo requerido para gerar RFPGAs, uma base de dados pode ser usada conter modelos configurable do bloco da lógica e os modelos reduzidos correspondentes do bloco da lógica. A base de dados pode ser expandida como modelos reduzidos novos do bloco da lógica é criada para os modelos configurable do bloco da lógica que não estavam na base de dados. Similarmente, uma base de dados pode ser usada para os blocos do input/output e as matrizes de interruptor programáveis de um FPGA.