An apparatus for loading texture data into a tiled memory includes state machine logic to generate a sequence of addresses for writing a cacheline of texture data into the tiled memory according to Y-major tiling. The cacheline comprises quadwords (QWs) 0-3, wherein the sequence corresponds to an ordering of the QWs 0-3, ordered as either: (a) QW0, QW1, QW2, QW3; (b) QW1, QW0, QW3, QW2; (c) QW2, QW3, QW0, QW1; or (d) QW3, QW2, QW1, QW0, depending upon a starting address.

Ein Apparat für Ladenbeschaffenheit Daten in ein mit Ziegeln gedecktes Gedächtnis schließt Zustandmaschine Logik ein, um eine Reihenfolge der Adressen für das Schreiben eines cacheline von Beschaffenheit Daten in das mit Ziegeln gedeckte Gedächtnis entsprechend Yhaupttiling zu erzeugen. Das cacheline enthält Quadwords (QWs) 0-3, worin die Reihenfolge einer Einrichtung des QWs 0-3 entspricht, bestellt als irgendein: (a) QW0, QW1, QW2, QW3; (b) QW1, QW0, QW3, QW2; (c) QW2, QW3, QW0, QW1; oder (d) QW3, QW2, QW1, QW0, hängend nach einer beginnenden Adresse ab.