A security circuit for an IEEE Standard 1149.1 compliant PLD that is controlled by a security bit or bits programmed when the PLD is incorporated into a final product. The security circuit includes a switch connected directly or indirectly into the Boundary-Scan Register (BSR) chain of the PLD. The security bit applies a control signal to the switch such that test data signals generated during INTEST procedures are either passed through the switch, or blocked by the switch. For example, when the Boundary-Scan architecture of the PLD is set for INTEST procedures when the security bit is set in a first programmed state, the logic gate passes test data from an input terminal to an output terminal. Conversely, when the security bit is set in a second programmed state, the logic gate masks the test data values received at the input terminal (i.e., the shifted test data is blocked).

Цепь обеспеченностью на стандарт 1149.1 уступчивое PLD IEEE проконтролирован битом или битами обеспеченностью запрограммировала когда PLD включено в окончательный продукт. Цепь обеспеченностью вклюает переключатель подключенный сразу или косвенно в Границ-Prosmatrivaet цепь регистра (BSR) PLD. Бит обеспеченностью прикладывает сигнал управления к переключателю такие что сигналы проверок данных произведенные во время процедур по INTEST или переданы через переключатель, или прегражены переключателем. Например, когда Границ-Prosmotrite зодчество PLD установлено для процедур по INTEST когда бит обеспеченностью установлен в первое запрограммированное положение, строб логики передает проверки данных от стержня входного сигнала к выходному терминалу. Наоборот, когда бит обеспеченностью установлен в второе запрограммированное положение, строб логики маскирует значения проверок данных полученные на стержне входного сигнала (т.е., прегражена перенесенная проверка данных).