A layout versus schematic (LVS) comparison tool performs layout versus schematic comparison of integrated circuits having memory cells and non-memory cells therein. These operations are particularly useful when the integrated circuit layout includes one or more arrays of memory cells (i.e., bit cells) that are identified at a transistor level in the layout netlist. Such operations include scanning a layout netlist of the integrated circuit at the transistor level to identify a first device therein that has an identifiable characteristic associated with the plurality of memory cells relative to the plurality of non-memory cells. Upon detection of the identifiable characteristic, the layout netlist of a first memory cell containing the first device is traced in order to identify a first bit line and/or a first word line therein that is electrically coupled to the first memory cell. This tracing operation preferably comprises tracing a netlist path extending from the first device to a first bit line or a first word line electrically connected to the first memory cell. This netlist path may include a path defined by one or more nets and devices connected together and preferably connected between the first device and the first bit line (or first word line). The first bit line and/or first word line is then traced locally to identify a plurality of additional memory cells electrically coupled thereto along a column or row. Additional bit lines and words lines that are connected to these identified memory cells can also be traced in a similar manner to identify a plurality of rows and columns of memory cells in a memory array block.

Een lay-out tegenover schematisch de vergelijkingshulpmiddel (van LVS) voert daarin lay-out tegenover schematische vergelijking van geïntegreerde schakelingen uit die geheugencellen en niet-geheugencellen hebben. Deze verrichtingen zijn bijzonder nuttig wanneer de lay-out van geïntegreerde schakelingen één of meerdere series van geheugencellen omvat (d.w.z., beet cellen) die op een transistorniveau in lay-outnetlist worden geïdentificeerd. Dergelijke verrichtingen omvatten het aftasten van een lay-outnetlist van de geïntegreerde schakeling op het transistorniveau om een eerste apparaat daarin te identificeren dat een identificeerbaar kenmerk verbonden aan de meerderheid van geheugencellen met betrekking tot de meerderheid van niet-geheugencellen heeft. Op opsporing van het identificeerbare kenmerk, wordt lay-outnetlist van een eerste geheugencel die het eerste apparaat bevat gevonden om een eerste beetjelijn en/of een eerste woordlijn daarin te identificeren die elektrisch aan de eerste geheugencel wordt gekoppeld. Deze het vinden verrichting bestaat bij voorkeur uit het vinden van een netlistweg zich uitbreidt van het eerste apparaat tot een eerste beetjelijn of een eerste woordlijn die elektrisch met de eerste geheugencel wordt verbonden. Deze netlistweg kan een weg omvatten die door één of meerdere netten en apparaten wordt bepaald samen aangesloten en die bij voorkeur tussen het eerste apparaat en de eerste beetjelijn worden aangesloten (of eerste woordlijn). De eerste beetjelijn en/of de eerste woordlijn worden dan gevonden plaatselijk om een meerderheid van extra geheugencellen te identificeren die daaraan elektrisch langs een kolom of een rij worden gekoppeld. De extra beetjelijnen en de woordenlijnen die met deze geïdentificeerde geheugencellen worden verbonden kunnen ook op een gelijkaardige manier worden gevonden om een meerderheid van rijen en kolommen van geheugencellen in een blok van de geheugenserie te identificeren.