An integrated circuit and fabrication method includes a memory cell for a dynamic random access memory (DRAM). Vertically oriented access transistors are formed on semiconductor pillars on buried bit lines. Buried first and second gates are provided for each access transistor on opposing sides of the pillars. Buried word lines extend in trenches orthogonal to the bit lines. The buried word lines interconnect ones of the first and second gates. In one embodiment, unitary gates are interposed and shared between adjacent pillars for gating the transistors therein. In another embodiment, separate split gates are interposed between and provided to the adjacent pillars for separately gating the transistors therein. In one embodiment, the memory cell has a surface area that is approximately 4 F.sup.2, where F is a minimum feature size. Bulk-semiconductor and semiconductor-on-insulator (SOI) embodiments are provided.

Μια μέθοδος ολοκληρωμένων κυκλωμάτων και επεξεργασίας περιλαμβάνει ένα κύτταρο μνήμης για μια δυναμική τυχαία μνήμη πρόσβασης (DRAM). Οι κάθετα προσανατολισμένες κρυσταλλολυχνίες πρόσβασης διαμορφώνονται στους στυλοβάτες ημιαγωγών στις θαμμένες γραμμές κομματιών. Θαμμένες πρώτα και οι δεύτερες πύλες παρέχονται για κάθε κρυσταλλολυχνία πρόσβασης στην αντίσταση των πλευρών των στυλοβατών. Οι θαμμένες γραμμές λέξης επεκτείνονται στις τάφρους ορθογώνιες στις γραμμές κομματιών. Οι θαμμένες γραμμές λέξης διασυνδέουν την αυτό των πρώτων και δεύτερων πυλών. Σε μια ενσωμάτωση, οι ενωτικές πύλες παρεμβάλλονται και μοιράζονται μεταξύ των παρακείμενων στυλοβατών για gating τις κρυσταλλολυχνίες εκεί μέσα. Σε μια άλλη ενσωμάτωση, οι χωριστές διασπασμένες πύλες παρεμβάλλονται μεταξύ και παρέχονται στους παρακείμενους στυλοβάτες για χωριστά gating τις κρυσταλλολυχνίες εκεί μέσα. Σε μια ενσωμάτωση, το κύτταρο μνήμης έχει μια περιοχή επιφάνειας που είναι περίπου 4 F.sup.2, όπου το φ είναι ένα ελάχιστο μέγεθος χαρακτηριστικών γνωρισμάτων. Οι ενσωματώσεις μαζικός-ημιαγωγών και ημιαγωγός-$$$-ΜΟΝΩΤΏΝ (SOI) παρέχονται.