This invention describes an improved high bandwidth chip-to-chip interface for memory devices, which is capable of operating at higher speeds, while maintaining error free data transmission, consuming lower power, and supporting more load. Accordingly, the invention provides a memory subsystem comprising at least two semiconductor devices; a main bus containing a plurality of bus lines for carrying substantially all data and command information needed by the devices, the semiconductor devices including at least one memory device connected in parallel to the bus; the bus lines including respective row command lines and column command lines; a clock generator for coupling to a clock line, the devices including clock inputs for coupling to the clock line; and the devices including programmable delay elements coupled to the clock inputs to delay the clock edges for setting an input data sampling time of the memory device.

Cette invention décrit une interface interpuces améliorée de largeur de bande élevée pour des blocs de mémoires, qui est capable du fonctionnement à des vitesses plus élevées, tout en maintenant la transmission de données d'erreur librement, puissance inférieure consumante, et soutenir plus de charge. En conséquence, l'invention fournit un sous-ensemble de mémoire comportant au moins deux dispositifs de semi-conducteur ; un autobus principal contenant une pluralité de lignes d'autobus pour diffuser presque toute l'information de données et de commande a eu besoin par les dispositifs, les dispositifs de semi-conducteur comprenant au moins un bloc de mémoires relié en parallèle à l'autobus ; les lignes d'autobus comprenant les lignes respectives de lignes de commande de rangée et de commande de colonne ; un générateur à horloge pour coupler à une ligne d'horloge, les dispositifs comprenant des entrées d'horloge pour coupler à la ligne d'horloge ; et les dispositifs comprenant programmable retardent des éléments couplés aux entrées d'horloge pour retarder les bords d'horloge pour placer un temps de prélèvement de données d'entrée du bloc de mémoires.