A layout structure and a method for generating a layout for an integrated circuit more efficiently to catch up with remarkable developments of fabrication technologies of today. In generating a layout for a CMOS circuit, a pair of p- and n-channel transistors is used as a layout unit if one of these transistors is the dual of the other. These two transistors of are placed closely to each other so that when wires are connected to the source or drain of the p-channel transistor and to the source or drain of the n-channel transistor, those wires can be extended substantially vertically to each other.

Eine Planstruktur und eine Methode für einen Plan für eine integrierte Schaltung leistungsfähiger erzeugen, um mit bemerkenswerten Entwicklungen der Herstellung Technologien von heute aufholen. Wenn man einen Plan für einen CMOS Stromkreis erzeugt, wird ein Paar von p und Nführung Transistoren als Planmaßeinheit benutzt, wenn einer dieser Transistoren vom anderen das Doppel ist. Diese zwei Transistoren von werden nah miteinander damit, wenn Leitungen an die Quelle oder den Abfluß des Pführung Transistors und an die Quelle oder den Abfluß des Nführung Transistors angeschlossen werden, jene Leitungen können vertikal miteinander verlängert werden im wesentlichen gesetzt.