A design-timing-determination process for an electronic design automation system approximates the timing of a whole design quickly and on-the-fly. Such allows a scheduling system to construct operation schedules that are ultimately realizable. A timing analysis is applied each time an individual operation is scheduled, and may be called many times to get a single operation scheduled. A graph representing combinational logic is partitioned into a collection of logic trees with nodes that represent gates and terminals, and arcs that represent connections. A compacted model of each logic tree is constructed by replacing them with equivalent trees having no interior nodes. The timing of the original circuit is analyzed along each path from the leaves to the roots. A propagation delay for each path is determined, and such is annotated onto each corresponding arc of the simplified tree. Any dependency of the propagation delay in the original circuit on the slew rate of their input signals is annotated onto the corresponding leaf of the simplified tree. Capacitive loads can also be copied from the logic-tree leaves and annotated on the simplified-tree leaves. Any load/delay response curves of the output gate at the apex of the logic tree and is copied to the root of the simplified tree. The entire delay calculation is collapsed into a simple edge-weighted longest-path traversal, and is much simpler than trying to compute the slew rates and delays for each cell in a circuit.

Un processo di progett-sincronizzazione-determinazione per un sistema elettronico di automazione di disegno si approssima rapidamente ed in moto alla sincronizzazione di un disegno intero. Tale permette che un sistema di programmazione costruisca i programmi di funzionamento che sono infine realizzabili. Un'analisi di sincronizzazione è applicata ogni volta un funzionamento specifico è previsto e può essere denominata molte volte ottenere un singolo funzionamento previsto. Un grafico che rappresenta la logica combinabile è diviso in una collezione di alberi di logica con i nodi che rappresentano i cancelli ed i terminali e gli archi che rappresentano i collegamenti. Un modello compresso di ogni albero di logica è costruito sostituendoli con gli alberi equivalenti che non hanno nodi interni. La sincronizzazione del circuito originale è analizzata lungo ogni percorso dai fogli alle radici. Una propagazione fa ritardare per ogni percorso è determinata e tale è annotato su ogni arco corrispondente dell'albero semplificato. Tutta la dipendenza della propagazione fa ritardare nel circuito originale sul tasso di pantano dei loro segnali in ingresso è annotata sul foglio corrispondente dell'albero semplificato. I carichi capacitivi possono anche essere copiati dai fogli dell'logica-albero ed essere annotati sui fogli dell'facilit-albero. Tutte le curve di reazione di load/delay del cancello di uscita all'apex dell'albero di logica ed è copiata alla radice dell'albero semplificato. L'intero fa ritardare il calcolo è sprofondato in un lungo-percorso bordo-appesantito semplice traversal ed è molto più semplice del provando a computare i tassi di pantano e fa ritardare per ogni cellula in un circuito.