In a synchronized memory system comprising a memory controller externally coupled to a synchronous memory, a read valid loop back signal is introduced for the memory controller to track the delays of signals exchanged between the memory controller and the synchronous memory, so that the uncertainty introduced by I/O pads and PCB traces used to facilitate the coupling of the memory controller with the sychronous memory is no longer the limiting factor for the speed of the memory controller. An asynchronous FIFO buffer is used to latch read data returned by the synchronous memory based on the read valid loop back signal.

In un sistema sincronizzato di memoria che contiene un regolatore di memoria esternamente accoppiato ad una memoria sincrona, un segnale valido colto della parte posteriore del ciclo è introdotto affinchè il regolatore di memoria rintracci fa ritardare dei segnali scambiati fra il regolatore di memoria e la memoria sincrona, di modo che l'incertezza introdotta dai rilievi del I/O e dalle tracce del PWB usati per facilitare l'accoppiamento del regolatore di memoria con la memoria sychronous non è più il fattore di limitazione per la velocità del regolatore di memoria. Un amplificatore asincrono di FIFO è usato per agganciare i dati protetti restituiti dalla memoria sincrona basata sul segnale valido colto della parte posteriore del ciclo.