An embodiment of the present invention is a method for logic synthesis that reduces use of computer memory and reduces computer runtime. In particular, an embodiment of the present invention is a method for logic synthesis which includes the steps of: (a) analyzing an HDL model to develop a parse tree and (b) elaborating the parse tree to create a word-oriented netlist; wherein elaborating comprises word-oriented elaborating.

Un metodo di realizzazione di presente invenzione è un metodo per la sintesi di logica che riduce l'uso della memoria di calcolatore e riduce il tempo di esecuzione del calcolatore. In particolare, un metodo di realizzazione di presente invenzione è un metodo per la sintesi di logica di cui include i punti: (a) analizzando un modello di HDL per sviluppare un albero di analizz e (b) elaborando l'albero di analizz per generare un netlist orientato a parole; in cui elaborare contiene l'elaborazione orientata a parole.