A network switch for network communications includes a first data port interface. The first data port interface supports a plurality of data ports transmitting and receiving data at a first data rate. A second data port interface is provided; the second data port interface supports a plurality of data ports transmitting and receiving data at a second data rate. A CPU interface is provided, with the CPU interface configured to communicate with a CPU. An internal memory is provided, and communicates with the first data port interface and the at least one second data port interface. A memory management unit is provided, and includes an external memory interface for communicating data from at least one of the first data port interface and the second data port interface and an external memory. A communication channel is provided, with the communication channel communicating data and messaging information between the first data port interface, the second data port interface, the internal memory, and the memory management unit. A plurality of semiconductor-implemented lookup tables are provided, with the lookup tables including an address resolution lookup/layer three lookup, rules tables, and VLAN tables. One of the data port interfaces is configured to update the address resolution table based on newly learned layer to addresses. An update to an address table associated with an initial data port interface of the first and second data port interfaces results in the initial data port interface sending a synchronization signal to the other address resolution tables in the network switch. As a result, all address resolution tables on the network switch are synchronized on a per entry basis.

Un interruttore della rete per le comunicazioni della rete include un'interfaccia port di primi dati. L'interfaccia port di primi dati sostiene una pluralità di orificii di dati che trasmettono e che ricevono i dati ad un primo tasso di dati. Un'interfaccia port di secondi dati è fornita; l'interfaccia port di secondi dati sostiene una pluralità di orificii di dati che trasmettono e che ricevono i dati ad un secondo tasso di dati. Un'interfaccia del CPU è fornita, dell'interfaccia del CPU configurata per comunicare con un CPU. Una memoria interna è fornita e comunica con l'interfaccia port di primi dati e la almeno un'seconda interfaccia port di dati. Un'unità dell'amministrazione di memoria è fornita ed include un'interfaccia esterna di memoria per i dati di comunicazione almeno da uno dell'interfaccia port di primi dati e l'interfaccia port di secondi dati e una memoria esterna. Una scanalatura di comunicazione è fornita, dei dati della scanalatura di comunicazione e delle informazioni di comunicazione di messaging fra l'interfaccia port di primi dati, l'interfaccia port di secondi dati, la memoria interna e l'unità dell'amministrazione di memoria. Una pluralità di tabelle semiconduttore-effettuate di occhiata è fornita, delle tabelle di occhiata compreso un'occhiata di address resolution lookup/layer tre, delle tabelle di regole e delle tabelle di VLAN. Una delle interfacce dell'orificio di dati è configurata per aggiornare la tabella di address resolution basata sullo strato recentemente imparato agli indirizzi. Un aggiornamento ad una tabella di indirizzo si è associato con un'interfaccia iniziale dell'orificio di dati del prima ed i risultati port delle interfacce di secondi dati nei dati iniziali port l'interfaccia che trasmette un segnale di sincronizzazione alle altre tabelle di address resolution nell'interruttore della rete. Di conseguenza, tutte le tabelle di address resolution sull'interruttore della rete sono sincronizzate sulla a per la base dell'entrata.