A memory controller for a high-performance memory system has a pipeline architecture for generating control commands which satisfy logical, timing, and physical constraints imposed on control commands by the memory system. The pipelined memory controller includes a bank state cache lookup for determining a memory bank state for a target memory bank to which a control command is addressed, and a hazard detector for determining when a memory bank does not have a proper memory bank state for receiving and processing the control command. The hazard detector stalls the operation of the control command until the memory bank is in a proper state for receiving and processing the control command. The memory controller also has a command sequencer which sequences control commands to satisfy logical constraints imposed by the memory system, and a timing coordinator to time the communication of the sequenced control commands to satisfy timing requirements imposed by the memory system. A physical layer manager in the memory controller insures that physical pins for the memory bus signal channels are available before communicating the timed and sequenced control commands to a target memory device in the memory system.

Ein Gedächtnissteuerpult für ein leistungsstarkes Gedächtnissystem hat eine Rohrleitungarchitektur für das Erzeugen der Steuerbefehle, die logisches erfüllen, der zeitlichen Regelung und der körperlichen Begrenzungen, die Steuerbefehlen durch das Gedächtnissystem auferlegt werden. Der durch Rohre geleitete Gedächtnissteuerpult schließt ein Bankzustand-Pufferspeichernachschlagen für die Bestimmung eines Gedächtnisbankzustandes für eine Zielgedächtnisbank, an die ein Steuerbefehl gerichtet wird, und des Gefahrdetektors für die Bestimmung ein, wann eine Gedächtnisbank nicht einen korrekten Gedächtnisbankzustand für das Empfangen und die Verarbeitung des Steuerbefehls hat. Der Gefahrdetektor klemmt den Betrieb des Steuerbefehls fest, bis die Gedächtnisbank in einem korrekten Zustand für das Empfangen und die Verarbeitung des Steuerbefehls ist. Der Gedächtnissteuerpult hat auch eine Befehlsablaufsteuerung, die Reihenfolgen Steuerbefehle, logische Begrenzungen zu erfüllen durch das Gedächtnissystem auferlegten, und einen TIMING-Koordinator, zum Zeit Kommunikation der der Reihe nach geordneten Steuerbefehle festzusetzen, den TIMING-Anforderungen gerecht zu werden, die durch das Gedächtnissystem auferlegt werden. Ein Bitübertragungsschichtmanager im Gedächtnissteuerpult versichert, daß körperliche Stifte für die Gedächtnisbus-Zeichenkanäle vorhanden sind, bevor sie die zeitgesteuerten und der Reihe nach geordneten Steuerbefehle für ein Zielgrößtintegriertes Speicherbauelement im Gedächtnissystem mitteilen.