The preferred embodiments described herein provide a memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays. In one preferred embodiment, a memory device is provided with its row decoder circuits and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays. Because each of the row decoder and column decoder circuits is associated with the memory array above its location and an adjacent array, a denser support circuit arrangement is provided as compared to prior approaches. Other preferred embodiments are provided, and each of the preferred embodiments described herein can be used alone or in combination with one another.

As incorporações preferidas descritas nisto fornecem um dispositivo de memória com os circuitos do decodificador da fileira e da coluna arranjados em um teste padrão do tabuleiro de damas sob um plurality de disposições da memória. Em um preferiu a incorporação, um dispositivo de memória é fornecido com seus circuitos do decodificador da fileira e circuitos do decodificador da coluna arranjados em um teste padrão do tabuleiro de damas sob um plurality de disposições da memória. Porque cada um dos circuitos do decodificador da fileira e do decodificador da coluna é associado com a disposição da memória acima de sua posição e uma disposição adjacente, um arranjo mais denso do circuito da sustentação é fornecido em comparação às aproximações prévias. Outras incorporações preferidas são fornecidas, e cada uma das incorporações preferidas descritas nisto pode ser usada sozinho ou em combinação com uma outra.