A logic device with improved capacitance isolation and a design methodology that reduces parasitic capacitance is disclosed. The logic device includes a virtual ground node, a plurality of input signals that may be individual wires of one or more N-NARY signals, and two or more discharge paths. Each discharge path includes an evaluate node, one or more transistors gated by the input signals, and one or more intermediate nodes, one of which is coupled to the virtual ground node. In one embodiment, the discharge paths are perfectly isolated from each other for every combination of inputs. In another embodiment, intermediate nodes on discharge paths maybe electrically coupled to the evaluation path only at the intermediate node coupled to the virtual ground node.

Um dispositivo de lógica com isolação melhorada da capacidade e uma metodologia de projeto que reduza a capacidade parasítica é divulgado. O dispositivo de lógica inclui um nó à terra virtual, um plurality dos sinais de entrada que podem ser fios individuais de um ou mais sinal de N-NARY, e dois ou mais trajetos da descarga. Cada trajeto da descarga inclui um um ou mais transistor bloqueados pelos sinais de entrada, e um um ou mais da avaliação um nó, nós intermediários, um de que é acoplado ao nó à terra virtual. Em uma incorporação, os trajetos da descarga são isolados perfeitamente de se para cada combinação das entradas. Em uma outra incorporação, nós intermediários nos trajetos da descarga talvez acoplados eletricamente ao trajeto da avaliação somente no nó intermediário acoplado ao nó à terra virtual.