There is provided a DCT processor for performing at least one of DCT operation and inverse DCT operation for image data in unit blocks having different sizes. This DCT processor is provided with a bit slice circuit (102) for outputting, bit by bit, the pixel data inputted for each column or row; a first butterfly operation circuit (103) for subjecting the output data of the bit slice circuit (102) to butterfly operation; a ROM address generation circuit (104) for generating continuous ROM addresses; an RAC (105) for reading the data corresponding to the ROM addresses from ROMs (ROM0.about.ROM7) and accumulating the data by accumulation circuits (51a.about.51h); and a second butterfly operation circuit 106 for subjecting the output data of the RAC 105 to butterfly operation.

É fornecido um processador de DCT executando ao menos uma da operação de DCT e da operação inversa de DCT para dados da imagem nos blocos da unidade que têm tamanhos diferentes. Este processador de DCT é fornecido com um circuito da fatia de bocado (102) outputting, o bocado pelo bocado, os dados do pixel inputted para cada coluna ou a fileira; um primeiro circuito da operação da borboleta (103) para sujeitar os dados da saída da fatia de bocado circuita (102) à operação da borboleta; um circuito da geração do endereço da ROM (104) para gerar endereços contínuos da ROM; um RAC (105) para ler os dados que correspondem aos endereços da ROM de ROM (ROM0.about.ROM7) e que acumulam os dados pelos circuitos da acumulação (51a.about.51h); e um segundo circuito 106 da operação da borboleta para sujeitar os dados da saída do RAC 105 à operação da borboleta.