An integrated circuit including a random-access memory (RAM) macrocell is designed by the use of computer-aided tools that automatically generate a clock tree with minimal clock skew. The clock tree is then modified to delay the clock signal supplied to the RAM macrocell, to enable RAM set-up timing requirements to be satisfied. One preferred method modifies the clock tree by regenerating the clock tree, with a clock distribution cell on the RAM clock path redefined as a leaf cell. Another preferred method reduces the sizes of transistors in one or more clock distribution cells on the RAM clock path. These methods can usually provide an adequate RAM set-up timing margin while still permitting the entire clock tree to be generated automatically by the computer-aided tools.

Un circuito integrado incluyendo un macrocell de la memoria de acceso aleatorio (ESPOLÓN) es diseñado por el uso de las herramientas automatizadas que generan automáticamente un árbol del reloj con la posición oblicua mínima del reloj. El árbol del reloj entonces se modifica a retrasa la señal del reloj provista al macrocell del ESPOLÓN, para permitir al ESPOLÓN set-up requisitos de la sincronización para ser satisfecho. Uno prefirió método modifica el árbol del reloj regenerando el árbol del reloj, con una célula de la distribución de reloj en la trayectoria del reloj del ESPOLÓN redefinida como célula de la hoja. Otro método preferido reduce los tamaños de transistores en unas o más células de la distribución de reloj en la trayectoria del reloj del ESPOLÓN. Estos métodos pueden proporcionar generalmente un margen adecuado de la sincronización de la disposición del ESPOLÓN mientras que todavía permiten que el árbol entero del reloj sea generado automáticamente por las herramientas automatizadas.