A system having a memory with a plurality of contiguous processor memory regions and a plurality of processors. Each one of such processors is associated with a corresponding one of the processor memory regions. Each one of such processors provides a plurality of sets of successive processor addresses. The addresses in each one of such sets has a successive series of used addresses and a successive series of reserve addresses. The last used address in each one of the sets is separated from the first used address in the next successive set of addresses by a gap of addresses, G. A common address translator is fed by virtual addresses and maps the virtual addresses fed thereto to the memory addresses, such mapping being in accordance with the gap G to map each one of the sets of used processor addresses provided by each of the processors into the corresponding one of the contiguous processor memory regions.

Система имея память с множественностью сопредельных зон памяти обработчика и множественностью обработчиков. Each one из таких обработчиков связано с соответствуя одной из зон памяти обработчика. Each one из таких обработчиков обеспечивает множественность комплектов последовательных адресов обработчика. Адресы в each one из таких устанавливают имеют последовательную серию используемых адресов и последовательную серию адресов запаса. Последний используемый адрес в each one из комплектов отделен от сперва используемого адреса в следующем последовательном комплекте адресов зазором адресов, г. Общий переводчик адреса подан фактически адресами и составляет карту фактически адресы поданные к тому к адреса памяти, такой составлять карту был в соответствии с зазором г для того чтобы составить карту each one из комплектов используемых адресов обработчика поданных каждым из обработчиков в соответствуя одну из сопредельных зон памяти обработчика.