For use in a processor having a first number of decode units for decoding an ordered stream of floating point instructions, a floating point unit (FPU) for receiving decoded ones of the floating point instructions and a method of processing the decoded ones of the floating point instructions. In one embodiment, the FPU includes: (1) a second number of floating point pipelines that execute the floating point instructions, the second number being at least one and less than the first number, the floating point pipeline having a load unit, an execution core and a store unit, (2) a floating point checkpoint buffer, coupled to the decode units, that queues the decoded ones of the floating point instructions for allocation to the floating point pipelines and (3) a floating point register file, coupled to and cooperable with the floating point checkpoint buffer, that preserves states of the execution core to allow the floating point pipelines to execute the floating point instructions out of order.

Для пользы в обработчике имея первый номер расшифруйте блоки для расшифровывать приказанный поток инструкций плавающей запятаи, блок плавающей запятаи (FPU) для получать расшифрованные один из инструкций плавающей запятаи и метода обрабатывать расшифрованные одну из инструкций плавающей запятаи. В одно воплощение, FPU вклюает: (1) второй количество трубопроводов плавающей запятаи исполняют инструкции плавающей запятаи, второй номер по крайней мере одним и чем первый номер, трубопровод плавающей запятаи имея блок нагрузки, сердечник исполнения и блок магазина, (2) буфер checkpoint плавающей запятаи, соединенный к блокам расшифровывать, который queues расшифрованные одна из инструкций плавающей запятаи для распределения к трубопроводам плавающей запятаи и (3) архив регистра плавающей запятаи, соединил к и cooperable с буферу checkpoint плавающей запятаи, который сохраняет положения сердечника исполнения для того чтобы позволить трубопровода плавающей запятаи исполнить инструкции плавающей запятаи out of order.