An apparatus and method are provided for improving the speed at which a pipeline microprocessor accesses misaligned memory operands. The apparatus includes page boundary evaluation logic and address logic. The page boundary evaluation logic evaluates an address corresponding to the misaligned memory operand, and determines whether or not access to the misaligned memory operand is within a single memory page. The address logic is coupled to the page boundary evaluation logic. When access to the misaligned memory operand is within the single memory page, the address logic eliminates an access tickle instruction from an instruction sequence generated to access the misaligned memory operand.

Een apparaat en een methode worden verstrekt voor het verbeteren van de snelheid waarbij operands van een de toegangen de slecht gealigneerde geheugen van de pijpleidingsmicroprocessor. Het apparaat omvat de evaluatielogica van de paginagrens en adreslogica. De de evaluatielogica van de paginagrens evalueert een adres dat aan de slecht gealigneerde geheugenoperand beantwoordt, en bepaalt al dan niet de toegang tot de slecht gealigneerde geheugenoperand binnen één enkele geheugenpagina is. De adreslogica wordt gekoppeld aan de de evaluatielogica van de paginagrens. Wanneer de toegang tot de slecht gealigneerde geheugenoperand binnen de enige geheugenpagina is, elimineert de adreslogica een toegangstickle instructie van een instructieopeenvolging die wordt geproduceerd om tot de slecht gealigneerde geheugenoperand toegang te hebben.