An article representing a processor providing event handling functionality is described. According to one embodiment of the invention, the article includes a machine readable medium storing data representing a processor including an instruction set unit and an event handling unit, as well as a first plurality of event handlers that includes a first event handler. The instruction set unit is to support a first and second instruction sets. Problems that arise during the processing of instructions from the first and second unit are to cause the article to execute the appropriate one of the first plurality of event handlers. At least some of the first set of events are mapped to different ones of the first plurality of event handlers. All of the second set of events are mapped to the first event handler.

Ein Artikel, der einen Prozessor bereitstellt den Fall anfaßt Funktionalität darstellt, wird beschrieben. Entsprechend einer Verkörperung der Erfindung, schließt der Artikel ein maschinenlesbares Mittel ein, welches die Daten speichert, die einen Prozessor einschließlich eine Befehlsatzmaßeinheit und einen Fall anfassen Maßeinheit, sowie eine erste Mehrzahl der Fallzufuhren darstellen, die eine erste Fallzufuhr miteinschließt. Die Befehlsatzmaßeinheit soll erste und zweite Befehlsätze stützen. Probleme, die während der Verarbeitung von Anweisungen von der ersten und zweiten Maßeinheit entstehen, sollen den Artikel veranlassen, das passende der ersten Mehrzahl der Fallzufuhren durchzuführen. Mindestens etwas von dem ersten Satz von Fällen werden zu den unterschiedlichen der ersten Mehrzahl der Fallzufuhren abgebildet. Alle vom zweiten Satz von Fällen werden zur ersten Fallzufuhr abgebildet.

 
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> Highly efficient design of storage array for use in first and second cache spaces and memory subsystems

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