An apparatus and method using a valid bit in a cache entry address first-in-first-out (FIFO) to indicate when a cache entry can be flushed in a coherent memory domain. One embodiment of the invention involves a method for tracking a cache entry in a cache serving data transfers between a coherent memory domain and a non-coherent memory domain in a data processing system, including steps of storing an address corresponding to a cache entry in a FIFO register, using at least one register cell as a valid flag to indicate when the cache entry is still in the cache, and changing the valid flag based on one or more signals transmitted from the non-coherent memory domain. A second embodiment of the invention involves a data processing system or an I/O bridge host, having a cache and multiple cache entries, serving data transfers between a coherent memory domain and a non-coherent memory domain, including registers configured to store an address corresponding to a cache entry, wherein each FIFO register has a valid flag to indicate when the cache entry is still in the cache, and the valid flag can be changed based on one or more signals transmitted from the non-coherent memory domain.

Un matériel et une méthode employant un peu valide dans une entrée de cachette adressent le first-in-first-out (fifo) pour indiquer quand une entrée de cachette peut être rincée dans un domaine logique de mémoire. Un mode de réalisation de l'invention implique une méthode pour dépister une entrée de cachette dans des transferts de données de portion de cachette entre un domaine logique de mémoire et un domaine non cohérent de mémoire dans un système de traitement de données, y compris des étapes de stocker une adresse correspondant à une entrée de cachette dans un registre de fifo, employant au moins une cellule de registre comme drapeau valide pour indiquer quand l'entrée de cachette est toujours dans la cachette, et changeant le drapeau valide basé sur un ou plusieurs signaux transmis du domaine non cohérent de mémoire. Un deuxième mode de réalisation de l'invention implique un système de traitement de données ou un centre serveur de pont d'I/O, ayant une cachette et des entrées multiples de cachette, servant des transferts de données entre un domaine logique de mémoire et un domaine non cohérent de mémoire, y compris des registres configurés pour stocker une adresse correspondant à une entrée de cachette, où chaque registre de fifo a un drapeau valide pour indiquer quand l'entrée de cachette est toujours dans la cachette, et le drapeau valide peut être changé a basé sur un ou plusieurs signaux transmis du domaine non cohérent de mémoire.