A memory tester has a feature including a method and an apparatus, to programmably insert a latency between address and data channels. Address information is stored in a FIFO memory during a first program instruction cycle. After a desired number of program instruction cycles, the address information is retrieved during a second program instruction cycle. The retrieved address information is used to address a location in a tester memory for storage of data information received from a DUT. In this way, the data information is correlated to a latent address according to DUT specifications.

Un appareil de contrôle de mémoire a un dispositif comprenant une méthode et un appareil, pour insérer programmably une latence entre l'adresse et les canaux de données. L'information d'adresse est stockée dans une mémoire de fifo pendant un premier cycle d'instruction de programme. Après un nombre désiré de cycles d'instruction de programme, l'information d'adresse est recherchée pendant un deuxième cycle d'instruction de programme. L'information recherchée d'adresse est employée pour adresser un endroit dans une mémoire d'appareil de contrôle pour le stockage d'information de données reçu d'un DUT. De cette façon, l'information de données est corrélée avec une adresse latente selon des caractéristiques de DUT.