A distributed system structure for a large-way, symmetric multiprocessor system using a bus-based cache-coherence protocol is provided. The distributed system structure contains an address switch, multiple memory subsystems, and multiple master devices, either processors, I/O agents, or coherent memory adapters, organized into a set of nodes supported by a node controller. The node controller receives transactions from a master device, communicates with a master device as another master device or as a slave device, and queues transactions received from a master device. Since the achievement of coherency is distributed in time and space, the node controller helps to maintain cache coherency. The node controller also implements an interrupt arbitration scheme designed to choose among multiple eligible interrupt distribution units without using dedicated sideband signals on the bus.

Une structure distribuée de système pour une grand-manière, système symétrique de multiprocesseur employant un protocole autobus-basé de cachette-concordance est fournie. La structure distribuée de système contient un commutateur d'adresse, des sous-ensembles multiples de mémoire, et des dispositifs principaux multiples, des processeurs, des agents d'I/O, ou des adapteurs logiques de mémoire, organisés en ensemble de noeuds soutenus par un contrôleur de noeud. Le contrôleur de noeud reçoit des transactions d'un dispositif principal, communique avec un dispositif principal comme un autre dispositif principal ou comme dispositif slave, et aligne des transactions reçues d'un dispositif principal. Puisque l'accomplissement de la concordance est distribué à temps et l'espace, le contrôleur de noeud aide à maintenir la concordance de cachette. Le contrôleur de noeud met en application également un arrangement d'arbitrage d'interruption conçu pour choisir parmi les unités éligibles multiples de distribution d'interruption sans employer les signaux consacrés de bande latérale sur l'autobus.