A method and apparatus for verification of a semiconductor device design is disclosed that includes the determination of electrical distance for shapes of a design of a semiconductor device. In the present embodiment, the method includes, for each shape to be analyzed, growing from a seed disposed within a boundary shape to be analyzed. After each new growth step, a frontier edge or a frontier polygon is generated. No frontier edges or frontier polygons result from growth steps relating to boundary shapes that have fully traversed. Therefore, as each smaller shape is traversed, growth within the traversed shape is discontinued (no frontier edges or frontier polygons result). Thus, the growth regions of smaller shapes that have been traversed drop out, and are not included in subsequent growth steps, advantageously reducing memory requirements and run-time.

Eine Methode und ein Apparat für Überprüfung eines Halbleiterelementdesigns wird freigegeben, das die Ermittlung des elektrischen Abstandes für Formen eines Designs eines Halbleiterelements einschließt. In der anwesenden Verkörperung schließt die Methode ein, damit jede Form analysiert werden kann und von einem Samen wachsen, der innerhalb einer Grenzform abgeschaffen wird analysiert zu werden. Nach jedem neuen Wachstumschritt wird ein Grenzrand oder ein Grenzpolygon erzeugt. Keine Grenze umrandet, oder Grenzpolygone resultieren aus Wachstumschritten in bezug auf Grenzformen, die völlig überquert haben. Folglich während jede kleinere Form überquert wird, wird Wachstum innerhalb der überquerten Form eingestellt (kein Grenzrand- oder Grenzpolygonresultat). So fallen die Wachstumregionen der kleineren Formen, die überquert worden sind, heraus und sind nicht in den folgenden Wachstumschritten eingeschlossen und vorteilhaft verringern Gedächtnisanforderungen und Laufzeit.