A clock edge placement circuit for implementing source synchronous communication between integrated circuit devices. The clock edge placement circuit includes a delay line having an input to receive a clock signal from an external clock source. A corresponding output is included to provide the clock signal to external logic elements. The delay line structure adapted to add a propagation delay to the input, wherein the propagation delay is sized such that the phase of the clock signal is adjusted to control synchronous sampling by the external logic elements. The delay line is adapted to dynamically adjust the delay such that the phase of the clock signal at the output remains adjusted to control synchronous sampling by the external logic as variables affecting the phase of the clock signal change over time. A series of taps are included within the delay line. The delay line uses the series of taps to add a variable delay for adjusting the phase of the clock signal. Each tap is configured to add an incremental delay to the input to generate the variable delay.

Un circuito di disposizione del bordo di orologio per effettuare comunicazione sincrona di fonte fra i dispositivi del circuito integrato. Il circuito di disposizione del bordo di orologio include fa ritardare la linea che ha un input per ricevere un segnale dell'orologio da una fonte esterna dell'orologio. Un'uscita corrispondente è inclusa per fornire il segnale dell'orologio agli elementi esterni di logica. Fa ritardare la linea struttura adattata per aggiungere una propagazione fa ritardare all'input, in cui la propagazione fa ritardare è graduata tali che la fase del segnale dell'orologio è registrata al campione sincrono di controllo dagli elementi esterni di logica. Fa ritardare la linea è adattato per registrare dinamicamente fa ritardare tali che la fase del segnale dell'orologio al remains dell'uscita registrato al campione sincrono di controllo dalla logica esterna come variabili che interessano la fase del cambiamento del segnale dell'orologio col tempo. Una serie di colpetti è inclusa all'interno del fa ritardare la linea. Fa ritardare la linea usi la serie di colpetti aggiungere un variabile fa ritardare per la registrazione della fase del segnale dell'orologio. Ogni colpetto è configurato per aggiungere un incrementale fa ritardare all'input generare il variabile fa ritardare.