The present invention is generally related to a system and method for conducting parallel testing of IEEE1149.1 compliant integrated circuits hardware via comparing results generated by integrated circuits under evaluation in accordance with IEEE1149.1 JTAG/IEEE standard test access port and boundary scan architecture provisions, with a master reference signal to determine whether the integrated circuit is functioning properly. There is provided a multi-input scan chain select unit for receiving a selected group of integrated circuit test data inputs. There is provided a comparator unit for comparing each of the selected integrated circuit test data inputs with a predetermined reference signal and determining whether they are the same or not. Malfunctioning integrated circuits are identified based upon results of the comparison.

A invenção atual é relacionada geralmente a um sistema e a um método para conduzir testar paralelo da ferragem compliant dos circuitos IEEE1149.1 integrados através de comparar os resultados gerados por circuitos integrados sob a avaliação de acordo com provisões padrão da arquitetura da varredura do porto e do limite do acesso do teste de IEEE1149.1 JTAG/IEEE, com um sinal mestre da referência determinar se o circuito integrado está funcionando corretamente. É fornecido uma unidade seleta da corrente multi-input da varredura recebendo um grupo selecionado de entradas de dados do teste do circuito integrado. É fornecido uma unidade do comparador comparando cada uma das entradas de dados selecionadas do teste do circuito integrado com um sinal predeterminado da referência e determinando se são o mesma ou não. Os circuitos integrados funcionando mal são identificados basearam em resultados da comparação.