An initialization/reset circuit automatically resets and initializes a clocking subsystem having a phase locked loop (PLL) within a data processing system. The logic circuit is contained within an input/output (I/O) interface of the system. Clock signals are provided from a clock source of the data processing system to the PLL. In addition to the PLL, the initialization/reset logic circuit comprises a counter, a first timer circuit and a second watchdog timer.

Un circuito de initialization/reset reajusta e inicializa automáticamente un subsistema que registra que tiene un lazo trabado fase (PLL) dentro de un sistema de proceso de datos. El circuito de lógica se contiene dentro de un interfaz de la entrada-salida (I/O) del sistema. Las señales del reloj se proporcionan de una fuente del reloj del sistema de proceso de datos al PLL. Además del PLL, el circuito de lógica de initialization/reset abarca un contador, un primer circuito del contador de tiempo y un segundo contador de tiempo del perro guardián.