In a chip multiprocessor system, the coherence protocol is split into two cooperating protocols implemented by different hardware modules. One protocol is responsible for cache coherence management within the chip, and is implemented by a second-level cache controller. The other protocol is responsible for cache coherence management across chip multiprocessor nodes, and is implemented by separate cache coherence protocol engines. The cache controller and the protocol engine within each node communicate and synchronize memory transactions involving multiple nodes to maintain cache coherence within and across the nodes. The present invention addresses race conditions that arise during this communication and synchronization.

In een systeem van de spaandermultiverwerker, is het coherentieprotocol verdeeld in twee samenwerkende protocollen die door verschillende hardwaremodules worden uitgevoerd. Één protocol is verantwoordelijk voor het beheer van de geheim voorgeheugencoherentie binnen de spaander, en door een geheim voorgeheugencontrolemechanisme op het tweede niveau uitgevoerd. Het andere protocol is de oorzaak van het beheer van de geheim voorgeheugencoherentie over de knopen van de spaandermultiverwerker, en door afzonderlijke het protocolmotoren van de geheim voorgeheugencoherentie uitgevoerd. Het geheim voorgeheugencontrolemechanisme en de protocolmotor binnen elke knoop delen en synchroniseren geheugentransacties mee die veelvoudige knopen impliceren om geheim voorgeheugencoherentie binnen en over de knopen te handhaven. De onderhavige uitvinding richt rasvoorwaarden die zich tijdens deze mededeling en synchronisatie voordoen.