A memory cell having first and second access transistors coupled to a storage transistor is disclosed. The access transistors are high gate threshold voltage transistors to reduce leakage current in the memory cell. The gate threshold voltage of the access transistors are, for example, 0.1 to 0.4V higher than typical transistors. Reducing leakage current advantageously improves the retention time of the memory cell.

Una cellula di memoria che hanno in primo luogo ed i secondi transistori di accesso accoppiati ad un transistore di immagazzinaggio è rilevata. I transistori di accesso sono alti transistori di tensione della soglia del cancello per ridurre la corrente di perdita nella cellula di memoria. La tensione della soglia del cancello dei transistori di accesso è, per esempio, 0.1 ai transistori più superiore tipici 0.4V. La riduzione della corrente di perdita migliora vantaggiosamente il periodo di ritegno della cellula di memoria.