A duty cycle correction circuit operates by alternately speeding and slowing successive transitions of an input clock signal. By altering the rising and falling edge rates of a clock signal asymmetrically, the duty cycle of the clock signal is adjusted without shifting the DC level of the clock signal. In one embodiment, the duty cycle correction circuit includes current sources in place of resistive loads to avoid shifting the DC level of output clock signals. Frequency-dependent current sources that generate increased bias currents at higher frequency are used to achieve duty cycle correction over a broad range of input frequencies.

Un circuito di correzione del ciclo di dovere funziona alternatamente accelerando e ritardando le transizioni successive di un orologio dell'input segnalano. Alterando i tassi stanti in rialzo e cadenti del bordo di un orologio segnali assimetricamente, il ciclo di dovere del segnale dell'orologio è registrato senza spostare il livello di CC del segnale dell'orologio. In un incorporamento, il circuito di correzione del ciclo di dovere include le fonti correnti al posto dei carichi resistenti per evitare di spostare il livello di CC dei segnali dell'orologio dell'uscita. Le fonti correnti frequency-dependent che generano le correnti diagonali aumentate ad più alta frequenza sono usate per realizzare la correzione del ciclo di dovere sopra una vasta gamma di frequenze dell'input.