A data traffic management system that has the capability of writing data to the buffer memory at twice its normal rate. The data traffic management system uses a pointer structure that can reference either a single or a dual segment memory bank. A dual segment memory bank enhances the write capability of the data traffic management system by allowing two segments to be simultaneously written to both segment memory banks, with one segment being written to each bank. A pointer data structure with a single/dual indicator (S/D indicator) is used for referencing the memory banks. If the S/D indicator has a D entry, then a dual segment memory bank is addressed. The S/D indicator will have an S entry if a single segment memory bank is addressed. Based on the contents of the S/D indicator, either a single fixed size data segment is written to a single memory bank or two fixed size data segments are written to a dual segment memory bank.

Des données trafiquent le système de gestion qui a les possibilités d'écrire des données à la mémoire d'amortisseur deux fois à son taux normal. Le système de gestion du trafic de données emploie une structure d'indicateur qui peut mettre en référence un simple ou une banque de mémoire duelle de segment. Une banque de mémoire duelle de segment augmente les possibilités d'inscription du système de gestion du trafic de données en permettant à deux segments d'être simultanément écrits aux deux banques de mémoire de segment, avec un segment étant écrit à chaque banque. Une structure de données d'indicateur avec un indicateur de single/dual (indicateur de S/D) est employée pour mettre en référence les banques de mémoire. Si l'indicateur de S/D a une entrée de D, alors une banque de mémoire duelle de segment est adressée. L'indicateur de S/D aura une entrée de S si une banque de mémoire simple de segment est adressée. Basé sur le contenu de l'indicateur de S/D, ou un segment de données fixe simple de taille est écrit à une banque de mémoire simple ou deux segments de données fixés de taille sont écrits à une banque de mémoire duelle de segment.

 
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< Resistance cell architecture

< Interface control system for exchanging signals by superposing signals to an existed signal line using low voltage differential signal

> Microprocessor allocating no wait storage of variable capacity to plurality of resources, and memory device therefor

> Communication controller configurability for optimal resource usage

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