In a verification system, a dynamic logic evaluation system and method dynamically calculates the minimum evaluation time for each input. Thus, this system and method will remove the performance burden that a fixed and statically calculated evaluation time would introduce. By dynamically calculating different evaluation times based on the input, 99% of the inputs will not be delayed for the sake of 1% of the inputs that actually need the worst possible evaluation time. The dynamic logic evaluation system and method comprises a global control unit coupled to a propagation detector, where the propagation detector is placed in each FPGA chip. The propagation detector in the FPGA chip alerts the global control unit of any input data that is currently propagating within the FPGA chips. A master clock controls the operation of this dynamic evaluation system and method. As long as any input data is propagating, the global control unit will prevent the next input from being provided to the FPGA chips for evaluation. Once the output has stabilized, the global control unit will then instruct the system to accept and process the next set of input data. Thus, the global control unit in conjunction with the propagation detectors can dynamically provide varying evaluation time periods based on the needs of the input data. Whether the system needs longer or shorter evaluation times, the system will dynamically adjust the amount of time necessary to properly process that input and then move on to the next evaluation time for the next set of inputs.

Dans un système de vérification, un système et une méthode dynamiques d'évaluation de logique calcule dynamiquement le moment minimum d'évaluation pour chaque entrée. Ainsi, ces système et méthode enlèveront le fardeau d'exécution qu'un temps fixe et statiquement calculé d'évaluation présenterait. En calculant dynamiquement différents temps d'évaluation basés sur l'entrée, 99% des entrées ne sera pas retardé pour 1% des entrées qui ont besoin réellement du plus mauvais possible temps d'évaluation. Le système et la méthode dynamiques d'évaluation de logique comporte une unité de commande globale couplée à un détecteur de propagation, où le détecteur de propagation est placé dans chaque morceau de FPGA. Le détecteur de propagation dans le morceau de FPGA alerte l'unité de commande globale de n'importe quelles données d'entrée qui propagent actuellement dans les morceaux de FPGA. Une horloge principale commande l'opération de ces système et méthode dynamiques d'évaluation. Aussi longtemps que n'importe quelles données d'entrée propagent, l'unité de commande globale empêchera la prochaine entrée d'être fourni aux morceaux de FPGA pour l'évaluation. Une fois que le rendement a stabilisé, l'unité de commande globale demandera alors au système pour accepter et traiter le prochain ensemble de données d'entrée. Ainsi, l'unité de commande globale en même temps que les détecteurs de propagation peut dynamiquement fournir des périodes de temps variables d'évaluation basées sur les besoins des données d'entrée. Si le système a besoin de plus longs ou plus courts temps d'évaluation, le système ajustera dynamiquement la quantité de temps nécessaire pour traiter correctement cette entrée et pour passer alors à la fois suivante d'évaluation pour le prochain ensemble d'entrées.