A computer hardware system is disclosed for determining during a single clock cycle whether a data buffer having a plurality of entries can accept additional data. The system has multiple stages, having one or more adders/encoders that process the data buffer entries' valid bits in parallel. Groups of entries are associated with first-stage adders/encoders. Valid bits and their complements for entries in each group are received into multiple first-stage adders that compute and output encoded values indicating the number of available entries within each group, or first-stage totals. The adders also encode the first-stage totals such that a saturated count corresponds to a pre-charged state of the first-stage adder. The first-stage totals are then sent to additional stages having adders/encoders that are substantially the same as the first-stage adders/encoders. The additional-stage adders combine the encoded totals from prior stages and determine whether the buffer has available entries.

Система компьютерного оборудования показана для обусловливать во время одиночный такта ли буфер данных имея множественность входов может признавать дополнительныа данные. Система имеет множественные этапы, имеющ one or more adders/encoders которые обрабатывают биты входов буфера данных действительные параллельно. Группы в составе входы связаны с first-stage adders/encoders. Действительные биты и их комплекты для входов в каждую группу получены в множественные first-stage сумматоры compute и выход зашифровали значения показывая число имеющихся входов внутри каждая группа, или first-stage итоги. Сумматоры также шифруют first-stage итоги такие что насыщенный отсчет соответствует к pre-charged положению first-stage сумматора. First-stage итоги после этого посланы к дополнительным этапам имея adders/encoders существенн этими же как first-stage adders/encoders. Сумматоры дополнительн-3tapa совмещают зашифрованные итоги от прежних этапов и обусловливают имеет ли буфер имеющиеся входы.