Method and circuits to create reduced field programmable gate arrays (RFPGA) from the configuration data of field programmable gate arrays (FPGA) are disclosed. The configurable elements of the FPGA are replaced with standard cell circuits that reproduce the functionality of the configured FPGA. Specifically, reduced logic blocks are derived from the configuration data of configurable logic blocks. The reduced logic blocks are arranged in a similar layout to the original CLBs so that timing relationships remain similar in the RFPGA and FPGA. The actual timing of the RFPGA can be modified by increasing or decreasing the timing delay on various signal paths based on the FPGA design or additional timing constraints. To reduce the time required to generate RFPGAs, a database can be used to contain configurable logic block models and the corresponding reduced logic block models.

Zu verursachen die Methode und Stromkreise verringert fangen programmierbare Gatteranordnungen (RFPGA) von den Konfiguration Daten von auffangen programmierbare Gatteranordnungen (FPGA) werden freigegeben auf. Die konfigurierbaren Elemente des FPGA werden mit Standardzelle Stromkreisen ersetzt, die die Funktionalität des zusammengebauten FPGA reproduzieren. Spezifisch werden verringerte Logikblöcke von den Konfiguration Daten der konfigurierbaren Logikblöcke abgeleitet. Die verringerten Logikblöcke werden in einem ähnlichen Plan zum ursprünglichen CLBs geordnet, damit festsetzenverhältnisse im RFPGA und im FPGA ähnlich bleiben. Das tatsächliche TIMING des RFPGA kann durch die Erhöhung geändert werden, oder das Verringern Verspätung auf den verschiedenen Signalwegen, die auf dem FPGA Design oder zusätzlichen den TIMING-Begrenzungen basieren. Um die Zeit zu verringern, die erfordert wird um RFPGAs zu erzeugen, kann eine Datenbank benutzt werden um konfigurierbare Logikblockmodelle und die entsprechenden verringerten Logikblockmodelle zu enthalten.