A semiconductor memory device has MIS transistors to constitute a memory cell array. Each of the MIS transistors has a silicon layer in a floating state. Furthermore, the MIS transistor has a second gate, a potential of which is fixed in order to control a potential of the silicon layer by a capacitive coupling, in addition to a first gate, which forms a channel between a source region and a drain region of the MIS transistor. The MIS transistor dynamically stores a first data state in which the silicon layer has a first potential set by impact ionization generated near a drain junction and a second data state in which the silicon layer has a second potential set by a forward current flowing through the drain junction.

Een apparaat van het halfgeleidergeheugen heeft MIS transistors om een serie van de geheugencel te vormen. Elk van de MIS transistors heeft een siliciumlaag in een drijvende staat. Voorts heeft de MIS transistor een tweede poort, een potentieel waarvan wordt bevestigd om een potentieel van de siliciumlaag te controleren door een capacitieve koppeling, naast een eerste poort, die een kanaal tussen een brongebied en een afvoerkanaalgebied van de MIS transistor vormt. De MIS transistor slaat dynamisch een eerste gegevensstaat op waarin de siliciumlaag een eerste potentieel heeft dat door effectionisatie wordt geplaatst produceerde dichtbij een afvoerkanaalverbinding en een tweede gegeven staat waarin de siliciumlaag een tweede potentieel heeft dat door voorwaartse huidige door de afvoerkanaalverbinding te vloeien wordt geplaatst.