A clock generation system having a multiplicity of PLL circuit stages
connected in series such that frequency division ratios are distributed
over the respective PLL circuit stages to attain the predetermined ratio,
with the first PLL circuit stage receiving the first clock and the last
PLL circuit stage outputting the second clock. The frequency division
ratios distributed such that, at least in the PLL circuit stages other
than the first stage, the S/N ratios of the respective PLL circuit stages
are smaller than the S/N ratio of the noise floor associated with the
clock generation system.
Un sistema della generazione di orologio che ha una molteplicità di fasi del circuito di PLL collegate in serie tali che i rapporti di divisione di frequenza sono distribuiti sopra le fasi rispettive del circuito di PLL per raggiungere il rapporto predeterminato, con la prima fase del circuito di PLL che ricevono il primo orologio e l'ultima fase del circuito di PLL che produce il secondo orologio. I rapporti di divisione di frequenza hanno distribuito tali che, almeno nelle fasi del circuito di PLL tranne la prima fase, i rapporti di S/N delle fasi rispettive del circuito di PLL sono più piccoli del rapporto di S/N del pavimento di rumore connesso con il sistema della generazione di orologio.
