A plurality of match and priority encoding logic (MPL) circuits are
connected in a chain. Each MPL circuit includes a plurality of input
terminals coupled to an associated set of match lines from a content
addressable memory (CAM) array, an index input port to receive an input
index from a previous MPL circuit, an index output port to provide an
output index to a next MPL circuit, and a select terminal to receive a
select signal.
Una pluralidad de circuitos de codificación de la lógica del fósforo y de la prioridad (MPL) está conectada en una cadena. Cada circuito del MPL incluye una pluralidad de terminales de la entrada juntados a un sistema asociado de líneas del fósforo de un arsenal de la memoria direccionable contenta (LEVA), de un puerto de la entrada del índice para recibir un índice de la entrada de un circuito anterior del MPL, de un puerto de salida del índice para proporcionar un índice de la salida a un circuito siguiente del MPL, y de un terminal selecto para recibir una señal selecta.
