An apparatus comprising a translator circuit and a cache. The translator
circuit may be configured to (i) translate one or more first instruction
codes of a first instruction set into second instruction codes of a second
instruction set, (ii) present the second instruction codes to a processor,
and (iii) allow interrupts to the processor to be handled seamlessly.
Un appareil comportant un circuit de traducteur et une cachette. Le circuit de traducteur peut être configuré à (i) traduisent un ou plusieurs premiers codes d'instruction d'un premier ensemble d'instruction en les deuxièmes codes d'instruction d'un deuxième ensemble d'instruction, (ii) présent que la deuxième instruction code à un processeur, et (iii) permettent à des interruptions au processeur d'être manipulées seamlessly.
