A clock buffer of a DRAM includes: a first NAND gate which is driven by a
first internal power supply voltage (2.5 V) and which determines the level
of an input clock signal if the DRAM is used for a TTL-system interface
(MLV=2.5 V); and a second NAND gate which is driven by a second internal
power supply voltage (1.8 V) and which determines the level of the input
clock signal if the DRAM is used for a 1.8 V-system interface (MLV=0 V).
Accordingly, in each of the first and second NAND gates, sizes of four MOS
transistors can be set at optimum values, respectively.
Un amortisseur d'horloge d'une DRACHME inclut : une première porte de non-et qui est conduite par une première tension interne d'alimentation d'énergie (2.5 V) et qui détermine le niveau d'un signal d'horloge d'entrée si la DRACHME est employée pour une interface de TTL-SYSTÈME (MLV=2.5 V) ; et une deuxième porte de non-et qui est conduite par une deuxième tension interne d'alimentation d'énergie (1.8 V) et qui détermine le niveau du signal d'horloge d'entrée si la DRACHME est employée pour une interface de 1.8 V-système (MLV=0 V). En conséquence, dans chacune des premières et deuxièmes portes de non-et, des tailles de quatre transistors de MOS peuvent être placées aux valeurs optimas, respectivement.
