This invention discloses a software tool 20 that generates wire route rules
between logic gates in a semiconductor device for the automated layout of
the logic gates in the device. The software tool 20 includes a routing
rule generation tool 22 that creates a route rule database 30 for a given
semiconductor fabrication technology and circuit family of logic gates,
and includes a block build tool 32 that interconnects the logic gates with
routes according to the route rules generated by the routing rule
generation tool 22. The routing rule generation tool 22 further includes a
noise sensitivity/gate characterization tool 24 and a rule generator tool
28. The block build tool 32 further includes a gate sizing tool 34, a gate
analysis tool 36, a route rule selecting tool 38, a route assigning tool
42.
Diese Erfindung gibt ein Software-Werkzeug 20 frei, das Leitung Wegrichtlinien zwischen Logikgattern in einem Halbleiterelement für den automatisierten Plan der Logikgatter in der Vorrichtung erzeugt. Das Software-Werkzeug 20 schließt ein Wegewahlrichtlinie Erzeugung Werkzeug 22, das eine Wegrichtlinie Datenbank 30 für eine gegebene Halbleiterherstellung Technologie und eine Schaltungsfamilie der Logikgatter verursacht, mit ein und schließt ein Blockbauwerkzeug 32 mit ein, das die Logikgatter mit Wegen entsprechend den Wegrichtlinien zusammenschaltet, die durch das Wegewahlrichtlinie Erzeugung Werkzeug 22 erzeugt werden. Das Wegewahlrichtlinie Erzeugung Werkzeug 22 schließt weiter ein Kennzeichnungwerkzeug 24 der Geräusche sensitivity/gate und ein Richtlinie Generatorwerkzeug 28 mit ein. Das Blockbauwerkzeug 32 schließt weiter ein Gatter Sizingwerkzeug 34, ein Gatteranalyse Werkzeug 6, eine Wegrichtlinie mit ein, die Werkzeug 38, ein Weg vorwählt, der Werkzeug 42 zuweist.
