A method and apparatus to optimize a bit error rate for a partial response,
maximum likelihood ("PRML") read/write channel is disclosed. A channel
margining circuit that is configured to carry out an embodiment for a
method of optimizing the bit error rates of a read/write channel is
described. The margining circuit derives an interference signal to stress
a read/write channel for optimizing the bit error rate. The signal is
derived from bit errors inherent with the read/write channel. The circuit
reduces the time to optimize the channel by providing an amplified
interference signal that increases a bit error rate during optimization.
Un metodo e un apparecchio per ottimizzare un tasso di errore della punta per una risposta parziale, scanalatura lettura /scrittura massima di probabilità ("PRML") è rilevato. Un circuito marginante della scanalatura che è configurato per effettuare un incorporamento per un metodo di ottimizzazione dei tassi di errore della punta di una scanalatura lettura /scrittura è descritto. Il circuito marginante deriva un segnale di interferenza sollecitare una scanalatura lettura /scrittura per l'ottimizzazione del tasso di errore della punta. Il segnale è derivato dagli errori di punta inerenti con la scanalatura lettura /scrittura. Il circuito riduce il momento di ottimizzare la scanalatura fornendo un segnale amplificato di interferenza che aumenta un tasso di errore della punta durante l'ottimizzazione.
