One embodiment of the invention provides a system for analyzing a layout
related to a circuit on a semiconductor chip. The system operates by
receiving a design hierarchy specifying the layout of the circuit. This
layout includes a set of hierarchically organized nodes, wherein a given
node specifies a geometrical feature that is comprised of lower-level
geometrical features that are represented by lower-level nodes located
under the given node in the design hierarchy. The system operates by
modifying the design hierarchy by examining a set of sibling nodes that
are located under a parent node in the design hierarchy in order to
identify a set of interacting geometrical features between the set of
sibling nodes. Next, the system then moves the set of interacting
geometrical features to a new child node under the parent node, and then
performs an analysis on the modified design hierarchy.
Одно воплощение вымысла обеспечивает систему для анализировать план отнесенный к цепи на обломоке полупроводника. Система работает путем получать иерархию конструкции определяя план цепи. Этот план вклюает комплект иерархически организованных узлов, при котором, котор дали узел определяет геометрическую характеристику которая состоится из lower level геометрических характеристик которые представлены lower level узлами расположенными под, котор дали узлом в иерархии конструкции. Система работает путем дорабатывать иерархию конструкции путем рассматривать комплект узлов sibling расположены под узлом родителя в иерархии конструкции для того чтобы определить комплект взаимодействуя геометрических характеристик между комплектом узлов sibling. Затем, система после этого двигает комплект взаимодействуя геометрических характеристик к новому узлу ребенка под узлом родителя, и после этого выполняет анализ на доработанной иерархии конструкции.
