A system 100 which provides asynchronous SRAM functionality with a DRAM
device. The system 100 includes an address transition detector circuit
102, a memory clock generator circuit 104, a refresh timer 106, a refresh
address counter 108, a memory access controller 110, a memory control
sequencer 112, an address buffer 114, a write data buffer 116, a
three-input address multiplexer 118, a two-input data multiplexer 120,
inverters 122, 124, 126, and 128, AND gates 130, 132, and 134, NOR gates
136, 138, 140, and 142, OR gate 156, and a DRAM array 144 of memory cells.
The components of system 100 cooperate to selectively interrupt external
memory commands, such as read and write commands, in order to perform
refresh operations on array 144.
Un sistema 100 che fornisce la funzionalità asincrona di SRAM un dispositivo di DRAM. Il sistema 100 include un circuito di rivelatore di transizione di indirizzo 102, un circuito 104, un temporizzatore 106, un contatore di indirizzo di rinfresc 108, un regolatore 110, un continuatore 112, un amplificatore 114, un amplificatore 116, un multiplexor 118, un multiplexor di dati dell'due-input 120, gli invertitori 122, 124, 126 e 128 ED i cancelli 130, 132 e 134, NÉ i cancelli 136, 138, 140 e 142, O il cancello 156 e un allineamento 144 del generatore di orologio di memoria di rinfresc di accesso di memoria di controllo di memoria di indirizzo di dati di scrittura di indirizzo dell'tre-input di DRAM delle cellule di memoria. I componenti del sistema 100 cooperano per interrompere selettivamente gli ordini esterni di memoria, come colto e scrivono gli ordini, per effettuare rinfrescano i funzionamenti sull'allineamento 144.
