First level cache parity error inject

   
   

A system and method for selectively injecting parity errors into instructions of a data processing system when the instructions are copied from a read buffer to a first level cache. The parity errors are selectively injected according to programmable indicators, each programmable indicator being associated with one or more instructions stored in the read buffer. The error-injection system also includes programmable operating modes whereby error injection will occur during, for example, every copy back from the read buffer to the first level cache, or alternatively, during only a selected copy back sequence. The system allows for comprehensive testing of error detection and recovery logic in an instruction processor, and further allows for comprehensive testing of the logic associated with performing a data re-fetch from a second level cache or storage device.

Een systeem en een methode om pariteitsfouten in instructies van een gegevensverwerkingssysteem selectief in te spuiten wanneer de instructies van een gelezen buffer aan een eerste niveaugeheim voorgeheugen worden gekopieerd. De pariteitsfouten worden selectief ingespoten volgens programmeerbare indicatoren, elke programmeerbare indicator die met één of meerdere instructies wordt geassocieerd die in de gelezen buffer worden opgeslagen. Omvat het fout-injectie systeem ook programmeerbare werkende wijzen waardoor de fouteninjectie tijdens, bijvoorbeeld, elk exemplaar terug van de gelezen buffer aan het eerste niveaugeheime voorgeheugen, of alternatief, tijdens slechts een geselecteerde exemplaar achteropeenvolging zal voorkomen. Het systeem staat voor het uitvoerige testen van foutenopsporing en terugwinningslogica toe in een instructiebewerker, en staat verder voor het uitvoerige testen van de logica verbonden aan het uitvoeren van een gegevens re-haal toe van een tweede niveaugeheim voorgeheugen of een opslaggelegenheid.

 
Web www.patentalert.com

< Method, system and computer program product for using an instantaneous memory deficit metric to detect and reduce excess paging operations in a computer system

< System for responding to a power saving mode and method thereof

> Method and apparatus for pipeline hazard detection

> Methods for cleaning semiconductor surfaces

~ 00116